3次元ICとは複数のチップを積層しTSV(Through-Silicon-Via)で接続した新しいタイプのICパッケージです。3次元ICは性能的に次のような特長を有しています。

• 実装密度を犠牲にせずデジタルとアナログでチップを分けることができるので、デジアナ混載のSoCで問題になりがちな雑音問題の発生を避けることができる。
• TSVを介して縦方向に接続することで長距離配線を減らすことができ、それにより配線遅延の減少とIRドロップの抑制を図ることができる。

  上の特長はハイエンド製品に特に適しており、次世代の半導体実装技術として材料工法の開発が着々と進められています。 一方でコスト低減への努力も払われてきています。例えば、生産プロセスにおいてウェハーレベルでの処理を多用するという工夫や、頻繁に使われる回路をプラットフォームチップ化することで設計コストと設計時間の低減を図る工夫などが研究されています。加えて、SoCコストの高騰から3次元ICが実用的な選択肢に入ってきた、という要因も加わってきました。そこで最近では、コンシューマータイプの応用製品への適用も検討されるようになってきています。

  設計者にとっての最大の関心事は熱問題です。高密度実装は本質的に熱源の集中を意味し、3次元ICはその最たる形であるといえるからです。上図左は、ヒートシンクの上に4つのチップを積層してTSVで接続した3次元ICを模しています。シリコンの熱伝導率は比較的高いものの、チップ間に設けられる誘電体層の熱伝導率が低いため、上図右のように、上部のチップほど高熱になってしまいます。3次元ICの設計では、発熱する回路ブロックは極力下部のチップに置くといった工夫や、設計フロー上の早い段階から熱解析を行う、などの対策が不可欠です。さらに発熱に起因する応力への配慮も必要になってきます。SI/PI（シグナルインテグリティ/パワーインテグリティ）に関する考慮も従来通り必要です。

  もうひとつの大きな課題は、EDA環境の整備です。3次元ICでは各チップは要素ブロックに過ぎないため、パッケージ視点・ボード視点で各チップIOの配置やネット割当を最適化する必要性が生じます。従来のEDA環境ではこの要請に応えられないため、新たなEDAツール及びフローの開発が求められています。