今日の一般的なパッケージ構造から先進的なパッケージ構造まで幅広くサポートされています。具体的には、FBGA, PBGA, ワイヤボンディング方式SiP, フリップチップボンディング方式SiP, チップ積層式SiP、チップ平置式SiP, チップ・オン・チップ(Chip-on-Chip, CoC), パッケージ・オン・パッケージ(Package-on-Package, PoP), PoPベースモジュール、ウェハーレベルCSP(Wafer level CSP, WLCSP), ウィンドウBGA(Window-BGA, WBGA), 部品内蔵基板, 高度貼合基板, デュアルフェイスパッケージ(Dual Face Package, DFP), TSV式3次元ICなどに適用可能です。

  チップのボンディング方式はフリップチップボンディング方式とワイヤーボンディング方式に対応しています。両方式を混用可能です。任意数のチップを搭載できます。チップ配置方式は、積層配置、平置き、あるいはそれらの混在が可能です。基板表面だけでなく裏面にも搭載できます。デキャップ用コンデンサチップ、ダンピング用抵抗チップの搭載にも対応しています。

  ワイヤーボンディングは千鳥IO、千鳥ワイヤ、ワイヤスタッキング、複数プロファイル混載、マルチボンディング、多ピン設計など高度な設計に対応しています。フリップチップボンディングではマイクロバンプボールも明示的にデータ化されておりチップごとに形状を設定可能です。

  単層基板、両面基板、スルーホール多層基板、ビルドアップ多層基板、貼り合せ多層基板、貼り合せとビルドアップを組み合わせた高多層高機能基板、などに対応しています。配線層数は1層以上の任意層数が可能です(上限はありません)。ビア一覧はルールベースで登録する方式を採用しているため、設計途中で容易に配線層数を増減できます。配線幅・配線間隔など各種設計ルールは層ごとに独立して設定できます。上図は貫通4層基板、1-2-1ビルドアップ基板の設計例です。

  Package-on-Package (PoP), Package-in-Package (PiP), Dual Face Package (DFP)など、パッケージ自体が複数の設計階層から構成される構造についてもサポートされています。上図はPoP構造を利用したモジュール基板の例(上)、及びDFPの例(下)です。

  Wafer Level CSP (WLCSP)の再配線層(Re-Distribution Layer, RDL)設計にもご利用いただけます。上図左は今日の主流であるフリップチップ技術ベースのWLCSPの設計例、上図右は今後応用の広がりが期待されるチップ貫通ビア(Through Silicon Via, TSV)を利用したWLCSPの設計例です。検討結果はGDS-IIファイル経由でレイアウトエディタに移管できるので詳細設計段階への移行もスムーズです。

  チップ貫通ビア(Through Silicon Via, TSV)技術の完成度が高まっており、先端的な設計現場では本格的な3次元ICに向けた設計メソドロジが求められています。GemPackageではチップIOはチップ上面/下面に配置できるだけでなくチップを貫通する穴としても扱えるので、チップを縦に積層し再配線層(Re-Distribution Layer, RDL)で相互接続する3次元ICの検討にもご利用いただけます。上図左は3個のチップを積層しTSVとRDLによりジグザグに信号接続した設計例です。上図右では上の2個のチップのIO位置を合わせることで、RDLを介せず信号接続した例です。

  半導体チップやコンデンサチップは基板上面/下面に配置できるだけでなく層間にも配置できます。従って部品内蔵基板にも利用いただけます。 上図は基板表面に多ピンチップをワイヤボンディング搭載し、層間に小規模チップ1個とチップキャパシタ2個を内蔵した設計例の断面表示例です。

  メモリチップ用パッケージなどに用いられるWindow-BGA (WBGA)構造にも対応しています。